Представляемый маршрут проектирования полузаказных интегральных схем (ASIC gate-array) разработан на предприятии Ангстрем-М города Зеленограда подразделением САПР СБИС.

Маршрут на начало 2001 года рассчитан на разработку и изготовление СБИС на основе семейства 1592ХМ - базового матричного кристалла. В семейство входят два БМК: 1592ХМ1 и 1592ХМ4:

1592ХМ1 - БМК, содержащий 100 тысяч элементарных ячеек. Предполагаемое заполнение на средней сложности зашивках более 50 тысяч ячеек.
1592ХМ4 - БМК, содержащий 10 тысяч элементарных ячеек. Предполагаемое заполнение на средней сложности зашивках более 5 тысяч ячеек.

! Для схем, разрабатываемых на основе БМК 1592XM4 существует следующая особенность при изготовлении схем: на изготавливаемой пластине возможно размещение до 9-ти различных зашивок, однако в связи с трудностью обработки таких конфигураций наиболее удобным вариантом размещения будет - 3-и различных зашивки на одной пластине. Существенный плюс такого варианта изготовления - сниженная цена изготовления в расчете на одну зашивку. Минусом является меньшее количество годных кристаллов с пластины на одну зашивку. Поэтому такой вариант изготовления актуален при небольших пробных партиях зашивок.

Основными преимуществами БМК перед полностью заказными схемами являются:

1. Полностью отлаженная и аттестованная библиотека ячеек ядра и выходных элементов. Таким образом, все зашивки, сделанные на одном из представителей семейства БМК, автоматически считаются прошедшими все квалификационные испытания.
2. Быстрота изготовления микросхемы. Между принятием проекта от заказчика и до выпуска готового изделия (опытной партии микросхем) проходит до 2-х месяцев максимум.

Опишем вкратце маршрут:
Изготовление и отладку проекта предлагается выполнять в среде OrCAD версий 9.1 или выше. Логическое моделирование проекта в этой среде ведется на VHDL - языке описания высокоскоростных интегральных схем. Данный пакет САПР устанавливается на операционные системы Windows 9x. Таким образом, разработка СБИС из прерогативы организаций, владеющих мощными рабочими станциями, смещается в сторону владельцев среднестатистического ПК. Конечно, от разработчика потребуются минимальные знания в программировании и знание VHDL. Описание языка VHDL вы можете найти на компакт-диске, содержащем библиотеки "Angstrem".

Что же такое библиотеки "Angstrem ASIC" ?

Это файлы в формате данных пакета OrCAD, содержащие описание существующих семейств БМК, некоторые вспомогательные файлы (например, образцы листов форматов A2-A4), и документация, содержащая описания существующих семейств БМК и маршрута разработки проекта.

Полное название библиотек "Angstrem ASIC Libraries" переводится как "Библиотеки полузаказных интегральных схем Ангстрем". На основании этих библиотек можно разработать ИС, и она будет принята и реализована в кремнии на фабрике ОАО "Ангстрем". Естественно, если при разработке этого проекта соблюдались все требования, содержащиеся в описании маршрута разработки.

Рассмотрим основные особенности предлагаемого маршрута разработки.

1. Логическое моделирование схемы проекта ведется в программе OrCAD Simulate на VHDL. Маршрут версий 1.ХХ предусматривает моделирование на компьютере заказчика схемы проекта, состоящей из элементарных ячеек данного типа БМК (инвертор, сумматор, мультиплексор, триггер). Схема (и ее блоки) составляется "вручную" из элементарных ячеек, реализующих основные логические функции. Если проводить аналогии с программированием, то такой вид создания схемы можно сравнить с программированием на ассемблере (в кодах процессора, на котором предполагается запускать данную программу).
Основные особенности такого подхода - долгое время создания схемы и минимальный занимаемый объем в кристалле. Также огромным плюсом такого подхода является хорошее быстродействие схемы, так как каждый участок схемы продумывается с особым тщанием. Одним словом, в результате такого подхода схема получается высокоскоростная и занимающая малый объем. Если обратиться к миру программирования, то мы видим сходную ситуацию - программы на ассемблере требуют больших трудовых затрат, но и работают они быстрее своих собратьев, написанных на высокоуровневых языках программирования.

2. Таким образом, мы подошли к тому, что программирование на ассемблере, конечно, хорошо, но иногда неприемлемо из-за высоких затрат на разработку.

Поэтому в следующей версии маршрута будет введена возможность синтеза схемы из ее "высокоуровневого" логического описания. То есть, заказчик описывает логику работы схемы на одном из языков описания высокоскоростных интегральных схем (VHDL или Verilog. К слову, в мире это два основных стандартных языка описания схем). В случае, если разработка ведется в OrCAD, то разработчик на VHDL моделирует эту схему, получает для нее файл входных воздействий и выходных ответных реакций. Убеждается, что описание этой схемы соответствует ожидаемому поведению, и передает все файлы, описывающие логику работы схемы, подразделению САПР СБИС ОАО "Ангстрем-М".
Далее, по описанию работы схемы подразделение САПР СБИС проводит синтез схемы на базисе библиотек "Angstrem" на том типе БМК, который удовлетворяет требованиям к изготавливаемой микросхеме. Производится моделирование синтезированного описания схемы и, если не обнаружено различий в поведении синтезированной схемы и "высокоуровнего" логического описания, схема передается на изготовление в кремнии. ! Этот маршрут разработки предполагает у заказчика хорошее знания языка (VHDL/Verilog), на котором описывается схема, несмотря на огромное множество готовых описаний различных схем (и подсхем), имеющихся в интернете.

 3. Также маршрут версий 1.ХХ предполагает моделирование схемы с учетом только собственных задержек элементов библиотек "Angstrem". Основной особенностью моделирования цифровых схем является моделирование на начальном этапе разработки схемы без учета нагрузки на каждом элементе схемы. Информация о задержках на элементах с учетом емкостной нагрузки извлекается из SDF (Standart Delay Format) файла. Этот файл извлекается после реализации схемы в топологии (описание схемы на уровне слоев кристалла).
Таким образом, этот файл содержит информацию обо всех паразитных задержках, вносимых в схему топологией, и о задержках на элементах с учетом емкостной нагрузки на их выходах. Однако хотелось бы, чтобы заказчик имел возможность моделировать схему с учетом задержек, вызываемых емкостной нагрузкой на элементах, но без задержек вызываемых топологией (естественно, ведь схема еще не реализована в кристалле). Такая возможность будет введена в следующей версии маршрута.
Заказчик, изготовив схему, получит в программе OrCAD Capture файл SDF на схему этого проекта
(получается как бы идеальная схема, без задержек вносимых топологией:

задержка на дополнительных вносимых емкостях и
задержка на межсоединениях между элементами)

и моделирует схему, используя этот SDF файл. При моделировании таким способом могут выявиться ошибки, связанные с недостаточной мощностью используемых элементов. Например, если моделировать схему без SDF файла, задержка на одном инверторе, нагруженном на один и на десять входов, будет одинаковой. Моделируя ту же схему, но с SDF файлом увидим другую картину - задержка на инверторе, нагруженном на десять входов (десять элементарных нагрузок), значительно возрастет. Посмотрите в документе "Библиотека стандартных элементов AGA12C", описывающем элементы ядра матрицы, задержку на элемент IN01D1 - инвертор - на 2 и 8 нагрузок: разница в задержках более 2-х раз!


Необходимо учитывать, что в существующей версии маршрута 1.XX заказчик не имеет возможности моделировать схему с учетом задержек на емкостной нагрузке элемента.
Однако, подразделение САПР СБИС предприятия "Ангстрем-М", принимая схему проекта, получает SDF файл на схему проекта, моделирует ее с SDF файлом (с учетом задержек на элементах на емкостную нагрузку), убеждается, что схема в этом режиме функционирует так же, как того ожидает заказчик, а затем только приступает к реализации схемы в топологии кристалла.
После того, как схема реализована в топологии кристалла, производится сравнение схемы принципиальной проекта и схемы извлеченной (экстрагированной) из топологии. В случае, если сравнение показало идентичность этих двух реализаций проекта (схемотехнической и топологической), производится получение SDF файла из топологии кристалла и моделирование схемы проекта, но уже с информацией о задержках в узлах схемы с учетом топологии.
Если моделирование на этом этапе показало, что схема функционирует так, как и должно (выходные реакции схемы совпадают с реакциями, указанными заказчиком в файле входных воздействий и выходных ответных реакций - R.TES-файл), то проект принимается от заказчика к изготовлению на кристальном производстве "Ангстрема".

! Учтите, что работоспособность схемы проверяется по тому R.TES файлу, который Вы создали, т.е. полнота проверки Вашей схемы зависит от полноты тестов, подаваемых на схему.

О том как Intel тестирует свои изделия рекомендуем почитать статью: Проверка на дорогах

Таким образом, в следующих версиях библиотек "Angstrem" у заказчика будет возможность моделировать проект как бы с его идеальной топологической реализацией. Нам же остается правильно реализовать его в кремнии.

Порядок передачи файлов проекта указан в описании маршрута проектирования: "Разработка полузаказной ИС на основе БМК средствами САПР OrCAD"

Все вопросы по изготовлению полузаказных интегральных схем адресуйте начальнику подразделения САПР СБИС ОАО "Ангстрем-М" Симонову Борису Львовичу по следующим координатам:

Тел. (095) 532-8102
E-mail: simonov@angstrem.ru